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JTAG Timing
TCK
(Input)
Data
Inputs
Data
Outputs
VIL
120
VIH
122
123
Input Data Valid
Output Data Valid
121
Data
Outputs
120
Data
Outputs
Output Data Valid
Figure 22. Debugger Port Timing Diagram
TCK
(Input)
TDI
TMS
VIL
VIH
123
122
Input Data Valid
(Input)
124
TDO
(Output)
TDO
(Output)
TDO
(Output)
125
124
Output Data Valid
Output Data Valid
Figure 23. Test Access Port Timing Diagram
DSP56371 Data Sheet, Rev. 4.1
56
Freescale Semiconductor
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